研究

東工大ニュース

Siナノワイヤトランジスタで高駆動力と低い待機電力を実現

2010.09.16

要約

 東京工業大学の岩井洋教授は早稲田大学と共同で,低い待機リーク電流を維持しながらも高い駆動力を示すシリコン(Si)ナノワイヤトランジスタ(注1)の試作に成功した。Siナノワイヤトランジスタは,将来必須となる極めて省エネでかつ高性能を両立したLSIの実現に向けて様々なトランジスタ構造が検討されて中で,16nm世代より先の世代で量産容易性と高密度集積性の観点から現状のプレーナー型のデバイスを置き換える最有力候補になると期待される。

研究の内容,背景,意義,今後の展開等

概要

 東京工業大学の岩井洋教授は早稲田大学と共同で,低い待機リーク電流を維持しながらも高い駆動力を示すシリコン(Si)ナノワイヤトラ ンジスタ(注1)の試作に成功した。Siナノワイヤトランジスタは,将来必須となる極めて省エネでかつ高性能を両立したLSIの実現に向けて様々なトラン ジスタ構造が検討されて中で,16nm世代より先の世代で量産容易性と高密度集積性の観点から現状のプレーナー型のデバイスを置き換える最有力候補になる と期待される。
 開発したのはゲートセミアラウンド型のSiナノワイヤトランジスタで,現在CMOS集積回路に用いられている汎用の半導体微細加 工技術を利用して作製を行うことが可能である。様々なワイヤ断面形状の電気特性評価を行ったところ,ワイヤの断面が12nm×19nm(ナノメートル)で ゲート長65nm,ゲート絶縁膜3nmでワイヤ1本あたり60μA(マイクロアンペア)と極めて高い電流値を得た。リーク電流もワイヤ1本あたり1nAと 極めて低く,オン/オフ比で6×104を達成した。またチャネル周囲規格化においては1μm(マイクロメートル)当たり1600μAのオン電流(注2)を 得ることを確認した。
 低炭素社会実現の為の省エネ型MOSトランジスタの実現の為にはゲート電極でチャネルを取り囲むゲートセミアラウンド型を 用いオフ電流を制御することが必須である。Siナノワイヤのようにチャネル部がnm のサイズでは電流が劣化する懸念があったが,本成果によりこの懸念が取り払われたことになる。今回は65nmゲート長での結果であるが,更なる微細化によ り更なる低消費電電力化が期待できる。
 本成果はスペインのセビリアで開催される半導体の国際会議「ESSDERC(European Solid-State Device Research Conference)」で9月16日に発表する。この成果は,独立行政法人新エネルギー・産業技術総合開発機構(NEDO)の委託業務「ナノエレクトロ ニクス半導体新材料・新構造ナノ電子デバイス技術開発/ナノワイヤFETの研究開発」の結果得られた。

経緯

 温室効果ガス削減 など地球への環境負荷抑制のためには,全ての機器の省エネ化が必須であり,そのためには高性能な大規模集積回路(LSI)を活用したエネルギー効率の向上 技術は欠かすことができない。これまでLSIの高性能化はそれを構成するトランジスタの微細化によってなされ,同時に低消費電力化が実現されてきた。現在 までに積極的に微細化が推し進められた結果,現状のプレーナー型のトランジスタ構造では待機時の漏れ電流(リーク)電流を抑制することが技術的に困難と なってきており,省エネ化のみならず発熱の課題を抱えるようになった。
この問題を解決する方法としてゲート電極によるチャネル電位の制御性を向上 することが可能な立体構造トランジスタ(Finトランジスタ),究極的にはSiナノワイヤトランジスタの導入が必須であるという認識が高まっている(図 1)。しかし,Siナノワイヤトランジスタの課題はプレーナー型デバイスと比較して,待機時の電流を抑制する利点はあるものの,高い駆動力が得られるかど うかは全くの疑問点であった。また産業応用上,現状の微細加工装置で対応可能な作製プロセスで無くてはならない。

研究成果

 岩 井洋教授ら東京工業大学と早稲田大学の研究グループでは,微細加工試作ラインを用いた標準的なプロセスを利用してSiナノワイヤトランジスタの試作と電気 評価を行い,プレーナー型デバイスを凌駕する性能が得られることを明らかにした。試作にはSOI基板(注3)を用いて作製し,熱酸化によって高さ 12nm,幅19nmの断面を持つSiナノワイヤを形成した。デバイス構造は現在の微細加工ラインで容易に試作が可能なゲートセミアラウンド型のトランジ スタを採用し,ゲート電極はpoly-Si,絶縁膜は3nmのSi酸化膜とした(図2)。尚,今回の試作ではキャリア移動度を向上する歪み技術や寄生抵抗 を低減するための選択成長技術は一切用いていない。
 ゲート長が65nmのトランジスタの電気特性を測定した結果,オーバードライブ電圧1Vで Siナノワイヤ1本あたり60μAのドレイン電流を得ることに成功し,オーバードライブ電圧-0.2Vの待機時のリーク電流も1本あたり1nAとオン/オ フ比で6×104を達成した (図3)。また,チャネル周囲長規格化オーバードライブ電圧1V時では,1600μA/μmというで高いオン電流を示し,微細なSiナノワイヤトランジス タで高い性能を示すことがわかった(図4)。この高い駆動力は,同じウェハに作製したプレーナー型デバイスと比較して3倍以上であった。作製したSiナノ ワイヤトランジスタではキャリア移動度がプレーナー型デバイスよりも高いことと,Siナノワイヤ断面形状に起因するキャリア数が増加することを確認しており,高い駆動力の一つの要因であると考えている。

今後の展開

 本研究の成果から将来プレーナー型デバイスを置き換えるトランジ スタ構造としてSiナノワイヤトランジスタの優位性が明らかになり,歪み技術や寄生抵抗低減技術などを加えることで,さらにその優位性は高まると考えられ る。最適な断面構造の特定に加えて,しきい値電圧や信頼性など明らかにすべき課題は多いものの,高性能性と省エネを両立する高集積デバイスの実現が期待で きる。
 この成果は,独立行政法人新エネルギー・産業技術総合開発機構(NEDO)の委託業務「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発/ナノワイヤFETの研究開発」の結果得られたものです。

発表予定

  1. 発表論文タイトル
    "Gate Semi-Around Si Nanowire FET Fabricated by Conventional CMOS Process with Very High Drivability"
    (現状CMOSプロセスを用いたゲートセミアラウンド型SiナノワイヤFETとその高い駆動力)
  2. 著者
    Soshi Sato‚ Yeonghun Lee‚ Kuniyuki Kakushima‚ Parhat Ahmet‚ Kenji Ohmori*‚ Kenji Natori‚ Keisaku Yamada* and Hiroshi Iwai
  3. 所属
    東京工業大学,*早稲田大学

用語説明

(注1)
ゲート電極がSiナノワイヤの一部を残して囲んでいる構造で,現状の微細加工ラインでの加工が容易となる特長を有している。
(注2)
トランジスタの動作時のドレイン電流。ここではしきい値からの電圧(オーバードライブ電圧)を1Vの値とした。
(注3)
単結晶Si基板上に薄膜の単結晶Si層と薄膜のSi酸化膜層が形成された基板。

図1:CMOS回路の微細化を継続するためには立体構造のトランジスタが必須である,/

図1:CMOS回路の微細化を継続するためには立体構造のトランジスタが必須である

図2:作製したSiナノワイヤFET の電子顕微鏡写真

図2:作製したSiナノワイヤFET の電子顕微鏡写真

図3:作製したSiナノワイヤトランジスタの電気特性

図3:作製したSiナノワイヤトランジスタの電気特性