新アーキテクチャのデジタル位相同期回路を開発

東京工業大学 工学院 電気電子系の岡田健一教授らの研究グループは、PLLのオーバーサンプリング^[用語1]を非均一に行う新しいアーキテクチャによる、低消費電力・低ジッタ^[用語2]特性のデジタル位相同期回路（PLL）^[用語3]の開発に成功した。

PLLはこれまで、無線機器用集積回路の小型・低消費電力化や低コスト化を実現してきたが、ループ帯域幅^[用語4]が狭い点が問題だった。オーバーサンプリング手法を用いたPLLでは、ループ帯域幅を稼げる一方で、サンプリング時の雑音の影響でジッタが大きくなる課題があった。
　今回の研究では、雑音の影響の大きい部分のサンプリングを避けて非均一なオーバーサンプリングを行うという新たな手法でこの問題を解決した。開発したPLLを、最小の配線半ピッチ（幅）65 nm（ナノメートル）のシリコンCMOSプロセス^[用語5]で試作し、200 kHzのループ利得^[用語6]を4.95 psの低ジッタで実現した。消費電力は3.8 mWである。このPLLは今後、小型・低コスト、低消費電力を重視するIoT向けLow-Power Beyond 5G^[用語7]デバイス等への応用が期待される。

研究成果は、2月19日～23日に米国サンフランシスコで開催される「ISSCC 2023（国際固体素子回路会議）」で発表される。

32 kHzの水晶振動子から直接高周波の基準信号を生成するデジタル位相同期回路（Phase-Locked Loop、PLL）は、高周波用の振動子を不要にできることから、無線機器用の集積回路の小型・低消費電力化、低コスト化に大きく貢献してきた。しかしながら、32 kHzという低い参照信号によるPLLにはループ帯域幅が小さいという課題があった。この課題を解決するために、オーバーサンプリングの手法によってループ帯域幅を向上する提案がなされたが、従来の均一なオーバーサンプリングでは、参照電圧信号の雑音によってジッタが発生することが問題となっていた。

ジッタは、高周波デジタル信号を使用する最新の電子機器に共通する大きな問題であり、特にIoTに向けた無線機器には小型・低消費電力の低ジッタPLLが強く求められていた。

今回の研究で開発したPLLでは、従来のオーバーサンプリングの課題を解決するため、オーバーサンプリングの間隔を非均一にする新しいアーキテクチャを提案し、ジッタを大きく低減した。

今回提案した非均一なオーバーサンプリング手法では、参照電圧信号のうち、雑音の多い部分は従来よりもサンプリングを減らし、他の部分を密にサンプリングする（図1）。これにより、位相検出器からのノイズの影響を低減し、PLLのジッタを大きく削減できる。

本アーキテクチャを用いたデジタルPLL回路を、65 nmのCMOSプロセスを用いて実際に作製した（図2）。チップサイズは1.58 mm x 1.2 mmで、新たに開発した利得増大位相検出器を内蔵し、異なるサンプリングポイントのループ利得を動的に調整できるようにした。

作製した回路を評価した結果、200 kHzのループ帯域幅を4.95 psの低ジッタで実現できていることがわかった。消費電力はわずか3.8 mWであった。

本研究で開発されたPLLは、高いエネルギー効率を必要とするアプリケーションの実現に貢献するものである。特に、近い将来には機器の個数が1兆個にも及ぶと言われるIoT機器は、インターネット接続のために通信回路が不可欠であり、その通信回路の性能の鍵となるのがPLLである。今回の成果であるジッタの小さい小型・低消費電力、低コストのPLLは、次世代通信ネットワークの要となる低消費電力 Beyond 5Gデバイスにも応用でき、IoTデバイスの普及を一気に加速すると期待できる。

本研究成果により、低ジッタで高品質な信号を、高い電力効率で低コストに得ることが可能となり、IoT機器用の通信回路をはじめ、次世代センサーデバイス、パワーデバイス等の多くのアプリケーションがその恩恵を受けると考えられる。